JavaShuo
栏目
标签
Verilog HDL
Verilog HDL
全部
hdl
verilog
verilog环境
verilog 语法
阿扣的Verilog HDL学习笔记②
2020-12-25
Verilog HDL
Verilog HDL数字设计与综合(四)Verilog 门级建模
2020-12-27
Verilog HDL
Verilog门级建模与仿真
设计模块
激励模块
【完整流程】用VSCode替换Vivado默认编辑器
2020-12-28
Verilog HDL
异步FIFO(一)——FIFO的理论基础
2021-01-03
数字电路设计
Verilog HDL
verilog
自定义数码管IP核,并让NiosⅡ SBT for Eclipse自动抓取驱动文件
2021-01-03
FPGA
SoPC
IP核
Verilog HDL
Eclipse
Vivado设置指定源文件进行RTL优化
2021-01-05
Verilog HDL
Quartus 与modelsim se联合仿真
2021-01-06
FPGA学习
quartus FPGA EDA
Verilog HDL
«
1
2
»
每日一句
每一个你不满意的现在,都有一个你没有努力的曾经。